（3）乒乓FIFO读时钟：100M时钟，由 时钟通过由   核两倍频产生；

（4） 处理后数据输出缓存 写时钟：100M时钟。

此部分需要建立一个能产生100M时钟信号的 模块。EP3C25F256I7芯片最多可提供 个锁相环( )，可以实现时钟的高精度且低抖动的倍频、分频、占空比可控等功能。本设计使用的PLL IP核是在QuartusⅡ软件中的MegaWizard Plug-In Manager中配置出的。主要的参数设置有输入时钟 、输出时钟 、占空比50%。