1  绪论

1.1 课题背景

在数字通信中，为了扩大传输容量和提高传输效率，通常需要把若干低速的数据码流按一定格式合并成为告诉数据码流，以满足上诉需要。数字复接技术就是依据时分复用基本原理完成数码合并的一种技术。[1]

尽管数字复接技术到20世纪80年代已经趋于成熟，形成了完善的EI、TI系列，但迄今为止较少使用FPGA实现复接器专用芯片。本课题就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA的简单同步复接器和分接器专用芯片的建模与设计。[2]

在数字通信网中，数字复接不仅仅是与信源编码、数字复接、数字交换相并列的专门技术，而且还是网同步中的帧调整，线路集中器中的线路复接及数字交换中的时分接续等技术的基础。因此，数字复接技术是数字通信中的一项基础技术。[3]

1.2  数字复接技术的发展

1.3  复接器系统的研究现状

1.4  本文主要研究内容

    本文进行了数字复接、数字分接基本原理的研究，完成了数字复接技术电路模型的建立与设计，并进行相应的编译及时序仿真，验证理论正确性和设计方案的可行性；完成同步技术电路模型的建立与设计，并进行编译及时序仿真，给出相应的设计结果；完成一个四路信号复用的基带系统电路的设计文件和系统仿真结果。

2  研究方法及工具

2.1  FPGA概述

FPGA是Filed Programmable Gate Array的缩写，即现场可编程门阵列。FPGA是在PAL、GAL、CPLD等可编程器件的基础上发展起来的新型高性能产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。目前，FPGA芯片由于具有大容量、高速度、集成度高，灵活性强等特点，可以完成极其复杂的时序和组合逻辑电路功能，在视频图像处理领域中得到越来越多地运用。[7]论文网

2.1.1  FPGA的发展

可编程逻辑器件从早期的只能存储少量数据，完成简单逻辑功能的可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(EEPROM)，发展到能够完成中大规模的数字逻辑功能的可编程逻辑器件(PLD，Programmable Logic Device)，产品主要为PAL(可编程阵列逻辑，Programmable Array Logic)，GAL(通用阵列逻辑，Generic Array Logic)和PLA(可编程逻辑阵列，Programmable Logic Array)，一直到20世纪80年代中期出现的可以完成超大规模的复杂逻辑运算的复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)和现场可编程逻辑器件FPGA(Field Programmable Gate Array)，经历了三个主要阶段。随着工艺技术的发展与市场需要，新型的FPGA内部集成了中央处理器(CPU)和数字信号处理(DSP)模块，支持软硬件协同设计，为实现片上可编程系统(SOPC，System On Programmable Chip)提供了强大的硬件平台，功能越来越丰富。

目前，FPGA芯片已经具备了如下许多功能：

(1)支持D/A和A/D，包含达到500MHz以上的差分接口；

(2)采用片内锁相环，在支持高速时钟的同时减少信号的畸变和实现时钟的复用；

(3)在提供更丰富的布线资源的同时，对逻辑和VO功能块做了进一步的简化；

(4)为满足用户对不同规模的RAM的要求，在芯片内提供分布RAM和块RAM；

(5)简化的逻辑功能块包含独立的快速进位逻辑，提供专门的乘法电路可满足DSP等应用的要求；

(6)逻辑功能块的局部布线和相互间的通用布线，可以精确地预测网线的延时；

(7)I/O功能块有快速的I/O驱动、寄存器的输入输出、三态使能控制、可编程控制的上拉和输入延时等控制特性。