图 2。1 Cyclone V SoC 评估板

Cyclone V SoC 评估板在硬件和软件上全兼容 Altera 自行设计的评估板，它具有以下特

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性：选用 Altera Cyclone V SoC- 5CSXFC6C6U23C8NES，50/100/125MHz 时钟输入，实时时钟 RTC 模块，Linear 公司的低功耗电源监控器，32kB 的 I2C 接口 EEPROM，1GB DDR3-SDRAM，64M 的 QSPI Flash ROM，Micro SD 卡存储器，1Gb 的以太网接口、USB 接口、UART 接口等。详细 的硬件结构如图 2。2 所示，其中白色部分是 FPGA 端的外部设备，深色部分是 ARM 端的外部设 备。

图 2。2 Cyclone V SoC 评估板硬件结构图

采用 Cyclone V SoC 做为嵌入式系统控制器有非常明显的优点：首先，其拥有基于 ARM 技术的硬核处理器系统。HPS 包含一个双 ARM Cortex-A9 MPCore 处理器、丰富的嵌入式外设

（如 I2C、SPI、Timer、USB、UART、GPIO 等），以及可以支持多种 DDR 器件的多端口存储器 控制器。系统可以使用常用的嵌入式外设，不再需要使用 FPGA 端的资源实现这些功能，使 FPGA 有充足的资源完成一些用户自定义的逻辑时序设计。HPS 与 FPGA Fabric 可以共享多端 口的 SDRAM 控制器，节约了存储器设计成本。其次，HPS 和 FPGA 之间采用高速宽带互联。HPS 与 FPGA Fabric 之间架构的高速大吞吐量的数据通路 HPS-FPGA AXI Bridges 实现了传统双芯 片解决方案无法达到的互联性能[15]。该架构采用 125Gb/s 的峰值带宽保证了 HPS 与 FPGA 之间 的数据一致性。最后，该评估板采用了 Altera 灵活的 FPGA 架构，用户依然可以在设计中采 用 Altera 和其第三方设计的 IP 核，提高设计效率和简便性。用户之前在 Altera 器件的设计

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可以轻松的迁移到该平台并且保证性能不会降低。Cyclone V SoC FPGA 的结构图如图 2。3 所 示。

图 2。3 Cyclone V SoC FPGA 的结构图

2。2 FPGA 核心控制模块介绍

本系统采用的评估板为 5CSXFC6C6U23C8NES，其作为本系统的控制核心，包含模块如下： 时钟与复位模块、FPGA 配置模块、JTAG 接口模块、DDR3 存储器模块、SD 卡存储模块、UART 模块等[13]。

2。2。1 时钟模块

一个稳定良好的时钟模块对一个嵌入式系统的稳定起着至关重要的作用。在时钟模块中， 外部时钟源我们使用的是有源晶振，且提供了 50/100/125MHz 三组时钟信号。FPGA 端使用 50MHz、100MHz 的时钟信号，HPS 端的 PLL 使用 125MHz 的时钟信号。

2。2。2 FPGA 配置模块

常见的 FPGA 配置方式有：主动配置方式（AS）、JTAG 配置方式、被动配置方式（PS)和 并行被动高速配置方式（FPP）等，这里我们主要选用第二种配置方式[13]。

在系统进行功能调试的时候，我们要对 FPGA 进行大量的配置，此时我们会频繁的配置 FPGA，如果选用外部 FLASH 会降低其寿命，此时我们就会使用到 JTAG 配置的方式[13]。采用

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JTAG 配置的方式可以直接将配置数据下载到 SDRAM，这种方式既高效又方便。图 2。4 是 JTAG 接口电路及其 2。5V-3。3V 电平转换电路原理图。

图 2。4 JTAG 接口与电平转换原理图

2。2。3 SDRAM 外部存储模块

在数据存储过程中，我们需要将一幅图像的像素点数据和 GPS 数据进行保存，不能直接 保存到 SD 卡中，但 FPGA 内部的 RAM 大小仅仅为 5570Kb，这远远小于我们要保存的图像 GPS 数据大小。因此需要使用外部存储器并联来拓宽数据位。