数据采集的任务，具体地说，就是采集传感器输出的模拟信号并转换成计算机能识别的数字信号，然后送入计算机或相应的信号处理系统，根据不同需要进行相应的计算和处理，得出所需的数据。与此同时，将计算机得到的数据进行显示或打印。数据采集几乎无孔不入，它已渗透到了地质、医药器械、雷达、通讯、遥感遥测等各个领域，

为我们更好的获取信息随着对雷达、航空航天、通讯等领域的研究的不断深入，需要得到一些更加实时、完整的现场数据。这需要一个高速的数据采集以及处理系统。高速数据采集系统区别于中速及低速数据采集系统，其内部包含高速电路，电路系统大部分数字逻辑电路的时钟频率大于50MHz。对于并行采样系统，采样频率达到50MHz，并行8bit以上；对于串行采样系统，采样频率达到200MHz，目前广泛使用的高速数据采集系统采样频率一般在200KS/s~100MS/s，分辨率16bit~24bit。基于DSP的数据采集系统[1]，一般包括：A/D[16]模数转换芯片，SDRAM动态数据存储元件、Flash静态数据存储元件、HPI主机接口、USB接口、PCI接口等。

1.2 基于CPLD的高速数据采集系统的应用及发展

1.3 雷达高速信号采集系统概述

本论文中的数据采集系统包括A/D转换模块[19]，FIFO数据存贮模块[20]，DSP模块，SDRAM动态数据存储模块、Flash静态数据存储模块，UART串口通信[15]，以及CPLD时序逻辑控制模块。整体系统设计框图1.1如下

本文对回波信号进行数据采集处理，以60MHz的频率进行A/D转换，采集到16K个数据。这些数据通过FIFO依次被存储起来，然后DSP再对采样数据进行处理得到目标距离信息，通过UART串行口输出。其中CPLD作为信号的时序控制逻辑模块，FLASH中放置DSP的固化程序，SDRAM为DSP的扩展存储器。

1.4 本文的组织结构

本文一共7章，从高速数据采集系统的背景介绍及其应用发展入手，详细描述了雷达高速信号采集系统的设计。本论文的各个部分组织如下:

第一章：绪论，介绍高速信号采集系统的背景应用及发展。

第二章：CPLD模块，详细介绍了CPLD模块的各个组成部分，以硬件介绍为主详细的描述了CPLD的各个引脚接口。

第三章：论述CPLD模块与DSP模块的连接。

第四章：论述CPLD模块与A/D模块和FIFO模块的连接。

第五章：详述了利用CPLD外扩FLASH存储器的设计。

第六章：详述了利用CPLD扩展DSP的通信串口的设计。

第七章：系统仿真和测试，详述了利用软件在CPLD内部逻辑控制的设计。

2 CPLD模块

2.1 CPLD芯片介绍

CPLD(Complex Programmable Logic Device)是一种复杂可编程逻辑器件，它从PAL和GAL器件发展而来。它规模相对较大，结构复杂，是一种大规模集成电路。CPLD是由可编程逻辑宏单元围绕中心可编程的互连矩阵单元而组成。CPLD内部结构复杂，并具有I/O单元互连，可由用户根据需要的一定功能生成特定的电路结构。由于CPLD内部采用了固定长度的金属线进行逻辑块之间的互连，因此设计的逻辑电路具有时间上的可预测性，避免了分段互连结构时序不能完全预测的缺点。CPLD现能模拟任何数字器件的功能，上至高性能的CPU，下至简单的74电路。

本论文中CPLD[6]选用ALTERA公司的EPM7256AETC144-10N芯片，属于MAX7000AE系列，该芯片的输出逻辑电平为3.3V，输入逻辑电平兼容3.3V和5V两种，图2.1为TQFP封装的EPM7256A芯片引脚，共120个输入输出引脚。

：EPM7256A芯片引脚

该芯片是在第二代多矩阵阵列器件上发展而来的一种基于EEPROM的3.3V的高性能器件，可以通过符合IEEE标准的内置JTAG接口进行片上编程，它的JTAG接口具有引脚锁定功能。EPM7256AETC芯片具有兼容IEEE.STD.1149标准的内置边界扫描电路，支持JEDEC JAM测试标准和可编程语言，它的引脚还兼容5V的MAX7000S的器件。该芯片是一种高度可编程的逻辑器件，内部有5000个可用的门结构，256个宏单元，16个逻辑阵列模块，在较大的温度范围内性能稳定。其内部可编程的互连阵列使能其性能速度快，且可预测。在高达172.4MHz的计数频率时，引脚之间有5.5ns逻辑延迟。从I/O接口到宏单元寄存器有专门的通道，能够快速建立输入信号。它的I/O接口兼容5V,3.3V,2.5V的逻辑电平，内核电源工作在3.3V。它还具有友好的总线型架构，包括可编程的频率控制。可编程的宏单元寄存器可以独立清零，预置，时钟使能，时钟控制，有低功耗和正常功耗两种工作模式。可通过6到10个引脚或者逻辑驱动来使能信号，还有2个可以翻转的外部时钟信号。EPM7256芯片具有以下特性：