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当然，将这两种技术结合手段主要有两种：一种是将DDS插在PLL内，该方案相对简单的设计原理即DDS的输出不经过PLL倍频，而PLL的参考信号源由低相位噪声的晶体振荡器提供，其结果便是DDS的杂散和相位噪声并不会在输出端恶化。另外一种是以DDS作为PLL的参考源驱动PLL，即PLL受DDS激励。PLL在输出步长较小时对于杂散的抑制能力较好同时其相位噪声指标较差。虽然DDS在这当中存在着杂散较多的缺点，但其在输出步长相对较小的同时又有着相对较好的相噪指标。DDS的特性、滤波器带宽和锁相环参数都对这个设计的系统整体有着直接影响，锁相环决定其频率的切换时间，而锁相环本身的高精度参考源则直接来源于DDS。
上述所讲到的先后出现的三种频率合成技术虽然发展历史已有大半个世纪，频率合成技术到了今天也愈发成熟稳定可靠，但各自都不可避免存在着一定的不足。最早的锁相环技术可以使实验者轻易获得高纯度频率源，可过长的锁相时间使得其发展大大受限。DDS在一定程度上挽救了PLL本身硬伤，但杂散的糟糕状况却不容忽视。更加令人遗憾的是后来的将二者结合的技术并没有完全实现取长补短的作用，在综合了各自优势的同时，短板也一并保留了下来。因此，在设计频率合成电路时，工程师们往往根据本身技参数需求，综合二者特点设计尽量回避当中缺陷。
频率合成电路自然而然由两大部分组成，上述部分构成的是频率合成技术部分，同时需要利用FPGA设计分频器电路。分频器作为数字系统设计中基本电路的一种，通过分频器的构建可以在自然而然得到我们所需要的时钟频率。在实际分频点路设计中整数分频为主要使用，有时要求等占空比，有时又要求非等占空比。在同一个设计中由于对于设计电路功能多样化的要求有时要求具有多种形式的分频，通常由计数器或计数器的级联结构构成各种形式的任意占空比偶数分频及非等占空比的奇数分频，实现起来比较简单，对于等占空比的奇数分频以及可控的分频实现起来会较为困难。分频器是一种在 FPGA 的设计中实际效果非常高效合理的设计，具有成本低、可编程等优点，而这些优点得归功于使用硬件描述语言进行设计消耗不多的逻辑单元就可以实现对时钟的操作。
2 系统组成
一般情况下，实现小步进宽带频率综合器，PLL中需要进行小数分频，满足宽带化和小步进的双重需求。但是，PLL中小数分频会带来杂散恶化的问题，为避免这种情况，可以在保证PLL整数分频的模式下，对参考输入进行低杂散微调注入，利用DDS或FPGA来实现参考信号的任意分频，利用参考信号小步进调整来取代PLL环路的小数分频。
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