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1.4 论文安排
本论文共分为四章，具体内容安排如下：
第1章概述了选题背景和意义，分析了国内外相关技术的发展动态，并对本论文的主要工作进行了阐述。第2章重点介绍了系统设计中使用的软件以及芯片的选取，为后续设计做准备。第3章确定本系统的总体方案，并给出系统总体结构框图，主要对系统进行了模块分析。第4章对系统进行仿真调试，并根据系统各结论部分对整个论文的工作和成果进行总结。
第二章 系统设计中使用软件与采用芯片介绍
2.1 ISE软件的简介
2.11 ISE开发软件的介绍
ISE是使用XILINX的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。ISE除了我们功能完整，使用方便外，它的设计性能也非常好，拿ISE 9.x来说，其设计性能比其他解决方案平均快30%，它集成的时序收敛流程整合了增强性物理综合优化，提供最佳的时钟布局、更好的封装和时序收敛映射，从而获得更高的设计性能。先进的综合和实现算法将动态功耗降低了10%。
2.12 ISE软件的开发流程
ISE的主要功能包括设计输入、系统综合、功能仿真、实现和下载，涵盖了FPGA开发的全过程。从功能上讲，其工作流程不需借助第三方软件。下面将介绍其开发流程。
2.13 系统的综合
所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接，并根据目标和约束条件优化所生成的逻辑连接，生成EDF文件。
在软件设计方面，FPGA开发的主流语言为VHDL和Verilog HDL两种语言，VHDL发展的比较早，语法要求比较严格，而Verilog HDL则是在C语言的基础上发展起来的，语法要求相对比较松。经过两种设计语言的比较，在此选择利用VHDL语言来编写FPGA模块。上位机接收和控制界面的软件应用的是已有的串口调试软件。
图2.1 ISE软件操作界面
2.14 基于ISE的仿真
在代码编写完毕后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE提供了两种测试平台的建立方法，一种是使用HDL Bencher的图形化波形编辑功能编写，另一种就是利用HDL语言。在本设计中均采用测试波形法进行功能仿真。
图2.2 ISE仿真结果显示
2.15 基于ISE的实现
所谓实现（Implement）是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。实现主要包括3个步骤：翻译（Translate）逻辑网表，映射（Map）到器件单元与布局布线（Place & Route）。翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语。映射的主要作用是将设计映射到具体型号的器件上（LUT、FF、Carry等）。布局布线步骤调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生FPGA/CPLD配置文件。在进行实现操作之前应先进行管脚约束，将设计的输入输出一脚与开发板的引脚相匹配。
基于ISE的硬件编程和下载。
生成二进制编程文件并下载到芯片中，也就是所谓的硬件编程和下载，是FPGA设计的最后一步。生成编程文件在ISE中的操作非常简单，在过程管理区中双击Generate Programming File选项即可完成，生成的编程文件放在ISE工程目录下，是一个扩展名为.bit的位流文件。最后将位流文件下载到FPGA中便可以实现在线测试。
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