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5.1 FPGA和Quartus II软件介绍
FPGA，即现场可编程门阵列，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA电路设计的一般流程为：
① 设计输入。传统设计多采用原理图输入的方法，现在Verilog、VHDL、AHDL等硬件描述语言的输入方法也日益得到了广泛的应用。
② 前仿真。所设计的电路必须在布局布线前验证，目的主要是在仿真时，验证电路功能是否有效。
③ 设计输入编译。设计输入之后就有一个从高层次系统行为设计向低层次门级逻辑电路的转化编译过程，即把设计输入的某种或某几种数据格式（网表）转化为底层软件能够识别的某种数据格式（网表），以求达到与其工艺无关。
④ 设计输入的优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果替代一些复杂的单元，并与指定的库映射生成新的网表，这是硬件描述语言输入方式中减少电路规模的一条必由之路。
⑤ 布局布线。当初步的仿真被验证后，就开始布局布线。这一步可相对规划出FPGA设计。
⑥ 后仿真。设计人员需要利用在布局线中获得更精确的RC参数再次验证电路的功能和时序。
⑦ 流片。在布局布线和后仿真完成之后，当需要大批量生产该芯片时，就可以开始芯片的投产。
Quartus II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，是本课题采用的主要仿真软件。 基于Quartus II的FPGA典型设计周期如下图5.1.1示:
图5.1.1 基于Quartus II的FPGA典型设计周期
Quartus II支持Altera公司的IP核，包含了LPM/Mega Function宏功能模块库，使用户可以充分利用已经成熟的模块，简化了设计的复杂性，加快了设计速度。
VHDL是一种用形式化方法来描述数字电路和系统的语言，可以从上层到下层来逐层描述自己的设计思想，用一系列分层次的模块来表示复杂的数字系统，并逐层进行验证仿真。目前这种自顶向下的方法已得到广泛的应用。
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