图1、FPGA设计流程图

1、设计输入

设计输入一般包括使用硬件描述语言HDL、状态图与原理图输入这三种方式。 

2、设计综合

综合，就是针对给定的电路实现功能和实现此电路的约束条件，例如速度、功耗、成本及电路类型等，通过计算机进行优化处理，设计出一个能满足上述要求的电路设计方案。

3、仿真验证

设计验证包括功能与时序仿真和电路验证。仿真是指通过使用设计软件包对已实现的设计进行完整测试，从而模拟实际物理环境下的工作情况。前仿真是指仅对逻辑功能进行测试模拟，以了解其实现的功能否满足原设计的要求，仿真过程没有加入时序信息，故而不涉及具体器件的硬件特性，如延时特性；而在布局布线后，提取有关的器件延迟、连线延时等时序参数，并在此基础上进行的仿真称为后仿真，后仿真是接近真实器件运行的仿真。 论文网

4、设计实现

实现可理解为利用工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能连接的布线通道进行连线，并产生得到相应的文件（如配置文件与相关报告）。通常可分为以下五个步骤：转换，映射，布局与布线，时序提取，配置。

5、时序分析

在设计实现过程中，映射后需要对一个设计的实际功能块的延时和估计的布线延时进行时序分析；而在布局布线后，也需要对实际布局布线的功能块延时和实际布线延时进行静态时序分析。

在综合与时序仿真过程中交替使用PrimeTime进行时序分析，满足设计要求后即可进行FPGA芯片投片前的最终验证。

6、配置下载

下载是在功能仿真与时序仿真正确为先提条件的情况下，将综合后形成的位流下载到具体的FPGA芯片中，也叫芯片配置。FPGA设计有两种配置形式：其一，由计算机直接经过专用下载电缆进行配置；其二，由外围配置芯片上电时进行自动配置。

1.4  VHDL语言简介

    EDA的关键技术，是要求用行为抽象化方法来描述数字系统的硬件电路,也就是硬件描述语言(HDL)描述方式。所以，采用硬件描述语言及相关的编辑、综合和仿真等技术是当今EDA领域发展的一大重要特征。

    VHDL [VHSIC (Very–High–Speed– Integrated–Circuit) Hardware Discription Language] ，超高速集成电路硬件描述语言，作为IEEE-1076标准所规范的硬件描述语言,得到了众多EDA公司和集成电路厂商的认同与支持，如今已经成为现代电子设计领域内通用的描述语言和主要设计手段。VHDL主要用于描述：数字系统的结构、行为、功能和接口，尤其是其极强大的行为描述能力和语言结构，只需要直接面对对象进行系统级的逻辑行为描述，故而避开了具体的器件结构来进行系统的设计。另外，VHDL的超高可移植能力以及多层次设计描述能力，使得VHDL设计的文件可以被各种不同的EDA工具和各类CPLD器件所共同支持，并创建为阶层式设计模块综合到可编程逻辑门阵列FPGA器件中，使之以极快的速度上市并自然地转换为ASIC设计。

    VHDL被用于进行脱离具体目标器件的设计，为大系统级、混合系统级、单片系统级设计技术的发展奠定了良好的基础。正因为VHDL这种与硬件电路和器件系列(CPLD/FPGA)的极小相关性，以及其简洁明确的语言结构、便于修改和共享等特点，使得VHDL在电子设计和EDA领域具有极好的通用性和更宽广的适用面。

1.5 本课题主要研究内容

    本课题主要研究的内容，是实现毫米波频率步进雷达频率合成器的时序控制设计，采用的方法是锁相式设计，以FPGA为主控芯片来控制频综的工作。本文的研究内容主要是：